Fig。 16 shows the DPWM switching waveforms of the high-side (Pmos) and low-side (Nmos) in open-loop operation with duty ratio 50%。 

Fig。 17 shows the waveforms of the output voltage along with the high-side PWM signal (Pmos) in steady-state of PID control。  While the load R varies from 5Ω to 3 Ω (load current from 0。3A to 0。46A), the transient response of the output voltage is illustrated in Fig。 18。 

duty ratio 50% operating at 4MHz。 

In addition to the FPGA implementation, the proposed digital controller has also been implemented in a 0。35µm standard CMOS。  The layout of the digital controller (except DCM which is provided by FPGA IP Core) is shown in Fig。 19。  The evaluation of the IC is summarized in Table II。  It demonstrates that the ASIC implementation of the proposed digital controller allows operation at high switching frequencies and small power consumption。  The ASIC fabrication of the digital controller is still under process。 摘要：本文提出了一种采用数字控制器的高频低功耗直流-直流开关电源(SMPS)。数字控制器利用FPGA中数字时钟管理器(DCM)相移特性的优点,并将多位 Delta-Sigma(∆-Σ)调制器和多级噪声成形调制器与计数器、比较器进行结合，数字控制器的关键模块是混合数字脉宽调制器(DPWM)。最后使用FPGA高频低功耗离散同步降压转换器对数字控制器进行实验验证。其中数字控制器包括所提出的混合∆-Σ DPWM和数字PID算法。实验结果表明恒定开关频率能够达到4MHz，验证了所提出的数字控制器的功能。此外,数字控制器还能够在0。35μm级CMOS标准下运行。文献综述

关键字：数字控制、高频低功耗SMPS, Delta-Sigma DPWM,DCM相移,FPGA的实现

I、简介

由于数字控制器具有先进的控制策略，低灵敏度的变化,同时能够使用数字设计工具和实现不同的可编程性等众多的优点,在高频率开关电源迫切需要减少组件尺寸并满足系统小型化的需求情况下，数字控制器成为高频低功耗开关电源(SMPS)的 [1]-[10]一个有非常不错的选择。数字控制器在SMPS中的应用原理图如图1所示,从图中可以看出，数字控制器由三个部分组成:模拟数字(A/D)转换器(ADC),控制规律律和数字脉宽调制器(DPWM)。

图1 数控降压控制转换器原理图来,自.优;尔:论[文|网www.youerw.com +QQ752018766-

尽管数字控制器具有很多明显的和潜在的好处,但在实际应运中许多问题还需要进行考虑,如抽样(ADC)延迟,量化误差和有限的输出电压分辨率,这些都是电力工程师重视的问题。由于ADC技术[5],[6]的发展，ADC的延迟成为一个不那么重要的问题。因此,最近数字控制器的研究主要集中在两个领域。一个领域是生成高频高分辨率DPWM信号以达到提高输出电压精度降低时钟频率的要求。另一个领域是充分利用数字控制的优点，开发高性能的控制算法,提高开关电源转换器的动态性能。在高频运行时，为了保持较低的系统时钟频率同时提高DPWM的分辨率,一些替代方案已经被提出,比如在硬件启动方面: 计数器比较器 DPWM,基于混合延迟线计数器DPWM [4],[7],分段延迟线DPWM[3],[8],环形振荡器DPWM[6；在软启动方面:高频脉动DPWM[9]和Delta-Sigma(∆-Σ)DPWM[10],[11]。每个现有的DPWM架构都有一些优点和缺点。计数器、比较器DPWM具有数字时间转换线性度好的优点,但它需要一个超高的时钟频率。延迟线、分段延迟线、环形振荡器DPWM可以被看成是类似的结构,它们都是在增加芯片面积的情况下，使用一系列严密的逻辑单元获得较好的DPWM分辨率。混合延迟线DPWM结合延迟线与计数器、比较器的特点，在高时钟频率和芯片面积之间做了权衡。