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应用于WSN节点的5GHz低功耗分频器设计(3)

时间:2021-03-29 20:50来源:毕业论文
表1-2 双模分频器设计指标 电路模块 双模分频器 电源电压(V) 1.8 CMOS工艺 TSMC 0.18m 工作频率范围(GHz) 4.8~4.96 工作电流(mA) 3 分频比 32/33 1.4 电路设计

表1-2 双模分频器设计指标

电路模块 双模分频器

电源电压(V) 1.8

CMOS工艺 TSMC 0.18μm

工作频率范围(GHz) 4.8~4.96

工作电流(mA) <3

分频比 32/33

1.4  电路设计流程

本文中的电路设计主要有以下三个阶段。

1、收集相关文献,通过理论分析确定分频器的性能要求。

2、根据要求设计电路结构,在Cadence软件中实现各模块电路。对各模块电路分别进行前仿真,若前仿真结果达不到指标,重新设置元件参数或调整电路结构直至前仿真验证功能正确。之后,封装各模块电路,根据设计的整体电路结构将封装好的模块连接成完整的电路。

3、对整体电路进行前仿真,在通过前仿真验证后,进行版图设计和验证(设计规则验证、一致性验证和版图参数提取),最后进行后仿真验证。若发现性能恶化,则需要优化版图,若优化结果仍不能达到指标,则需要回到电路设计中重新调整电路结构或元件参数,并重新设计版图。依次循环,直到后仿真结果达到指标且有足够余量防止工艺偏差为止。

1.5  论文组织结构

本文在理论分析了WSN无线收发机中分频器的原理和结构的基础上,采用TSMC 0.18μm CMOS工艺设计了一个工作频率为5GHz的低功耗双模分频器。

本文由四个章节组成,第一章为绪论,简单介绍了课题的研究背景和现状、设计内容与设计指标以及电路设计流程。从第二章开始,具体组织结构如下:

第二章简单介绍了锁相环的基本结构,详细介绍了不同数字技术的分频器结构,并且对不同类型的高速触发器电路作了研究和分析,同时着重分析了双模分频器的结构和工作原理。

第三章分析了降低分频器功耗的方法,给出双模分频器的整体设计框图,并详细介绍了各个模块的电路设计,最后给出前仿真结果。

第四章给出了双模分频器的版图设计以及后仿真结果。

本论文的最后是结论、致谢以及参考文献三个部分。

2  分频器的结构分析

本章首先简单介绍了基于锁相环的频率合成器的基本结构,其次详细介绍了不同数字技术的分频器结构,并且对不同类型的高速触发器电路作了研究和分析,最后着重分析了两类双模分频器的结构和工作原理。源:自~优尔·论`文'网·www.youerw.com/

2.1  频率合成器的结构和原理

基于电荷泵锁相环(Charge Pump Phase Locked Loop, CP-PLL)结构的频率合成器一般由以下几个模块组成:鉴频鉴相器(Phase Frequency Detector, PFD),电荷泵(Charge Pump, CP),环路滤波器(Loop Filter, LF),压控振荡器(Voltage Controlled Oscillator, VCO)和分频器(Frequency Divider)[13]。

对于工作频率为高频的锁相环系统来说,分频器一般包含双模分频器和可编程计数器两部分,前者工作在高频,后者工作在低频,以降低功耗

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