毕业论文

打赏
当前位置: 毕业论文 > 电子通信 >

基于Verilog的4B/5B编解码器设计与仿真(8)

时间:2022-12-26 23:11来源:毕业论文
⑴ 前仿真 前仿真仅仅是对设计模块进行功能检测,并不考虑实际可能出现的各种情况。前文中提到在仿真前需要将设计模块放入库中进行编译,准备工作

⑴ 前仿真

前仿真仅仅是对设计模块进行功能检测,并不考虑实际可能出现的各种情况。前文中提到在仿真前需要将设计模块放入库中进行编译,准备工作完成后接下来就可以直接进行功能检测,点击simulate->Start Simulation或start simulate快捷键。点击Design标签选择Work库下的 Testbench 文件,然后点 OK 即可,也可以直接双击 Testbench文件Counter_tb。v,此时会出现图3-11所示的界面。

基于Verilog的4B/5B编解码器设计与仿真(8):http://www.youerw.com/tongxin/lunwen_115233.html
------分隔线----------------------------
推荐内容