VirtuosoADC比较电路版图设计+结构框图+仿真分析+原理图 第6页
图5.1.2N阱CMOS 芯片剖面
随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。通常双阱CMOS 工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N 阱和P 阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。MOS 工艺的自对准结构，自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。有许多应用这种技术的例子，例子之一是在多晶硅栅MOS 工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入。形成了图形的多晶硅条用作离子注入工序中的掩模，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。可见多晶硅的应用实现“一箭三雕”之功效。
5.2 MOS管设计
5.2.1 MOS管图形尺寸的设计
5.2.1.1 MOS管宽长比(W/L)的确定
1. NMOS逻辑门电路
(1)NMOS逻辑门电路是有比电路，根据VOL的要求，确定最小 。
E/E饱和负载 E/D
(2) 根据负载 情况和速度要求( 和 ) 确定负载管和等效输入管的最小W/L 。
(3) 根据功耗的要求来确定负载管最大的W/L 。
(4) 根据上述结果最终确定负载管和等效输入管的W/L 。
(5) 根据输入结构和等效输入管的W/L确定每个输入管的W/L 。
2. CMOS逻辑门电路本文来自优*文~论-文^网
(1) 根据抗干扰能力(噪声容限、输入转折电压 )确定 范围。
(2) 根据负载 情况和速毕业论文
http://www.youerw.com度要求( 和 ) 确定等效的PMOS管和NMOS管的最小W/L 。
(3) 根据上述结果最终确定等效的PMOS管和NMOS管的最小W/L。
(4) 根据电路结构和等效的W/L确定每个管的W/L 。
3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，因而影响传输速度。因此，根据传输速度的要求、负载情况和前级驱动情况来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS管和PMOS管特性的对称性。
5.2.1.2 MOS管沟道长度(L)的确定
(1)要考虑MOS管的耐压能力，一般MOS管的击穿电压由源漏穿通电压决定：
(2)要考虑工艺水平。
(3)要考虑沟道长度调制效应对特性的影响。
(4)对于窄沟（长沟）器件应先考虑确定沟道宽度W，然后再根据已确定W/L的值来确定L的值。
5.2.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平先考虑确定沟道宽度W，然后再根据已确定W/L的值来确定L的值。
5.2.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相关的设计规则来确定源漏区最小尺寸。
源漏区尺寸越小，寄生电容以及漏电就越小。
5.2.2 MOS管版图
图5.2.2.1中分别是一个PMOS和一个NMOS。有源区是定义MOS管可以形成的地方的扩散区间，也就是说只有被有源区覆盖的部分才是MOS管的有效部分。为了与阱(wel1)或者衬底(substrate)接触连接，需要一个叫做选择区域(select area)的反型扩散。而多晶硅在本图中的作用则是用来形成MOS管的栅电极。蓝色的2条金属连线分别作为MOS管的漏极电极和源极电极。在本例中我们采用的是N阱CMOS工艺，则衬底是P型低掺杂。N沟道MOS管直接在衬底上制造，在图5.2.2.1中，NMOS只需要选用n选择。因为一般NMOS晶体管衬底接 低电源端，所以为了让P型衬底与 接口接触要采用P选择。而P沟道MOS管则需要做在N阱上，然后采用P选择。因为一般PMOS晶体管衬底接 高电源，为了让作为PMOS衬低的N阱与 接口接触，采用N选择。用红色表示的多晶硅被绿色有源区覆盖的部分才作为MOS管的有效栅电极，该矩形宽边方向就是MOS管子的有效沟道长度(L)，而矩形长边方向则是沟道宽度(W)所以矩形的长宽比就是管子的[ ](宽长比)。对于图1NMOS，PMOS的[ ]=14：4。由于CMOS工艺在整片硅片上要淀积厚氧化层作隔离，需要采用图中黑色方块表示的接触。对于图5.2.2.1中的MOS管，用来连接处在隔离厚氧化层下的源、漏和之上金属连线。而作为 接口和 接口，则需要连接处在隔离厚氧化层的衬底和之上的金属连线。
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